本书系统讲解Verilog HDL语言规则、语法体系，以Verilog-2001和Verilog-2005两种语言标准为依据，精讲语言，全面梳理，知识点系统全面。本书立足语言本身，按照语言体系编排内容，涵盖所有常用语法规则，补充Verilog-2005中新的语言点，既适合作为必备语法资料查询，也适合有一定设计基础的读者学习。主要内容包括Verilog HDL入门、数据类型、表达式、门级和开关级建模、数据流建模、行为级建模、层次结构、任务与函数、Test Bench测试与时序检查、面向综合的设计、有限状态机设计、Verilog HDL设计实例等，重点聚焦Verilog HDL综合和仿真，对语言、语法规则用案例进行阐释，用综合工具和仿真工具进行验证，利于读者加深理解。

王金明，大学副教授、硕士生导师。获国家发明专利授权2项，获软件著作授权1项；发表论文80余篇，其中SCI、EI收录30余篇；主编教材多部，并入选"十一五”国家级规划教材和"十二五”国家级规划教材；2013年获军队院校育才奖银奖；2014年由国家留学基金委资助，在美国威斯康星大学麦迪逊分校访问研究1年；指导本科生参加全国大学生电子设计竞赛，共获得全国一等奖8项。

目 录
第1章 Verilog HDL入门1
1.1 Verilog HDL简史1
1.2 Verilog HDL描述的层级2
1.3 Verilog HDL设计的流程3
1.3.1 设计输入3
1.3.2 综合4
1.3.3 布局布线4
1.3.4 时序分析4
1.3.5 功能仿真与时序仿真5
1.3.6 编程与配置5
1.4 Verilog HDL文字规则5
1.4.1 词法5
1.4.2 空白符5
1.4.3 注释6
1.4.4 操作符6
1.4.5 字符串6
1.4.6 关键字7
1.5 数字7
1.5.1 整数8
1.5.2 实数9
1.5.3 数的转换10
1.6 标识符10
1.6.1 标识符简介10
1.6.2 转义标识符10
习题111
第2章 数据类型12
2.1 值集合12
2.2 net数据类型12
2.2.1 wire型与tri型13
2.2.2 其他net类型13
2.3 variable数据类型14
2.3.1 reg型15
2.3.2 integer型与time型15
2.3.3 real型与realtime型16
2.4 向量16
2.5 数组17
2.5.1 数组简介17
2.5.2 存储器17
2.5.3 数组的赋值17
2.6 参数18
2.6.1 parameter参数18
2.6.2 localparam局部参数20
2.6.3 specparam参数21
2.6.4 参数值修改22
习题222
第3章 表达式24
3.1 操作符24
3.1.1 算术操作符24
3.1.2 关系操作符26
3.1.3 相等操作符26
3.1.4 逻辑操作符27
3.1.5 位操作符27
3.1.6 缩减操作符28
3.1.7 移位操作符28
3.1.8 指数操作符30
3.1.9 条件操作符30
3.1.10 拼接操作符30
3.1.11 操作符的优先级31
3.2 操作数31
3.2.1 整数32
3.2.2 位选和段选32
3.2.3 数组34
3.2.4 字符串34
3.3 表达式的符号35
3.4 表达式的位宽37
3.4.1 表达式位宽的规则37
3.4.2 表达式位宽示例38
3.5 赋值和截断40
习题342
第4章 门级和开关级建模43
4.1 Verilog HDL门元件43
4.2 门元件的例化45
4.2.1 门元件的例化简介45
4.2.2 门延时46
4.2.3 驱动强度48
4.3 开关级元件50
4.3.1 MOS开关50
4.3.2 双向导通开关51
4.4 门级结构建模52
4.5 用户自定义元件53
4.6 组合逻辑UDP元件54
4.7 时序逻辑UDP元件55
4.7.1 电平敏感时序UDP元件55
4.7.2 边沿敏感时序UDP元件56
4.7.3 电平敏感和边沿敏感行为的混合描述56
4.8 时序UDP元件的初始化和例化57
4.8.1 时序UDP元件的初始化57
4.8.2 时序UDP元件的例化58
习题459
第5章 数据流建模60
5.1 连续赋值60
5.1.1 连续赋值60
5.1.2 net型变量声明时赋值60
5.1.3 赋值延时61
5.1.4 驱动强度62
5.2 数据流建模63
5.3 加法器和减法器64
5.4 格雷码与二进制码的转换68
5.5 三态逻辑设计71
习题572
第6章 行为级建模73
6.1 行为级建模概述73
6.1.1 always过程语句73
6.1.2 initial过程75
6.2 过程时序控制76
6.2.1 延时控制76
6.2.2 事件控制77
6.3 过程赋值79
6.3.1 variable型变量声明时赋值79
6.3.2 阻塞过程赋值79
6.3.3 非阻塞过程赋值80
6.3.4 阻塞赋值过程与非阻塞过程赋值的区别81
6.4 过程连续赋值83
6.4.1 assign和deassign83
6.4.2 force和release83
6.5 块语句84
6.5.1 串行块begin-end84
6.5.2 并行块fork-join85
6.5.3 块命名86
6.6 条件语句87
6.6.1 if-else语句88
6.6.2 case语句90
6.6.3 casez与casex语句92
6.7 循环语句94
6.7.1 for语句94
6.7.2 repeat、while和forever语句95
习题697
第7章 层次结构99
7.1 模块和模块例化99
7.2 带参数模块例化与参数传递101
7.2.1 带参数模块例化101
7.2.2 用parameter进行参数传递102
7.2.3 用defparam进行参数重载104
7.3 层次路径名105
7.4 generate生成语句107
7.4.1 generate、for生成语句107
7.4.2 generate、if生成语句109
7.4.3 generate、case生成语句110
7.5 属性112
习题7113
第8章 任务与函数115
8.1 任务115
8.1.1 任务115
8.1.2 任务示例116
8.2 函数119
8.2.1 函数119
8.2.2 任务和函数的区别122
8.3 automatic任务和函数123
8.3.1 automatic任务123
8.3.2 automatic函数124
8.4 系统任务与系统函数125
8.5 显示类任务126
8.5.1 $display与$write126
8.5.2 $strobe与$monitor128
8.6 文件操作类任务129
8.6.1 $fopen与$fclose129
8.6.2 $fgetc与$fgets130
8.6.3 $readmemh与$readmemb132
8.7 控制和时间类任务133
8.7.1 $finish与$stop133
8.7.2 $time、$stime与$realtime134
8.7.3 $printtimescale与$timeformat135
8.7.4 $signed与$unsigned136
8.8 随机数及概率分布函数137
8.8.1 $random137
8.8.2 概率分布函数139
8.9 编译指令140
8.9.1 `timescale140
8.9.2 `define和`undef142
8.9.3 `ifdef、`else、`elsif、`endif和`ifndef142
8.9.4 `include144
8.9.5 `default_nettype145
8.9.6 其他编译指令145
习题8146
第9章 Test Bench测试与时序检查147
9.1 Test Bench测试147
9.1.1 Test Bench147
9.1.2 产生激励信号147
9.1.3 产生时钟信号148
9.1.4 读写文件149
9.1.5 显示结果151
9.2 测试实例152
9.2.1 乘法器测试152
9.2.2 数据选择器测试153
9.2.3 格雷码计数器154
9.3 specify块156
9.3.1 specify块简介156
9.3.2 模块路径延时157
9.3.3 模块路径延时和分布延时混合159
9.4 时序检查159
9.4.1 $setup和$hold160
9.4.2 $width和$period161
9.5 SDF文件162
习题9163
第10章 面向综合的设计164
10.1 可综合的设计164
10.2 加法器设计166
10.2.1 行波进位加法器166
10.2.2 超前进位加法器167
10.3 乘法器设计171
10.3.1 用乘法操作符实现171
10.3.2 布斯乘法器172
10.3.3 查找表乘法器176
10.4 有符号数的运算181
10.5 ROM存储器184
10.5.1 用数组例化存储器184
10.5.2 例化lpm_rom实现存储器186
10.6 RAM存储器188
10.6.1 单口RAM188
10.6.2 双口RAM191
10.7 流水线设计194
10.8 资源共享197
习题10199
第11章 有限状态机设计200
11.1 有限状态机简介200
11.2 有限状态机的Verilog HDL描述201
11.2.1 三段式状态机描述202
11.2.2 两段式状态机描述203
11.2.3 单段式描述204
11.3 状态的编码206
11.3.1 常用的编码方式206
11.3.2 状态编码的定义207
11.3.3 用属性指定状态编码方式211
11.3.4 多余状态的处理211
11.4 用有限状态机设计除法器211
11.5 用有限状态机控制流水灯215
11.6 用状态机控制字符液晶217
习题11225

第12章 Verilog HDL设计实例227
12.1 标准PS/2键盘227
12.2 超声波测距232
12.3 4×4矩阵键盘237
12.4 汉字图形点阵液晶243
12.4.1 LCD12864B汉字图形点阵液晶243
12.4.2 汉字图形点阵液晶静态显示244
12.4.3 汉字图形点阵液晶动态显示247
12.5 VGA显示器249
12.5.1 VGA显示原理与时序249
12.5.2 VGA彩条信号发生器251
12.5.3 VGA图像显示255
12.6 TFT液晶屏261
12.6.1 TFT液晶屏261
12.6.2 TFT液晶屏显示彩色圆环264
12.6.3 TFT液晶屏显示动态矩形269
12.7 音乐演奏电路271
12.7.1 音符演奏272
12.7.2 乐曲演奏276
12.8 开方运算281
12.9 Cordic算法及其实现286
12.9.1 Cordic算法286
12.9.2 Cordic算法的实现288
习题12295
附录A Verilog HDL关键字297
参考文献298