本书按照教学过程中的项目进行编写，各项目相关知识的推进符合教学规律，书中的内容全部符合IEEE1364-2001标准。

全书分为7个项目：项目1主要阐述了Verilog HDL标准，并对Verilog HDL完成的两大功能进行了综述；项目2介绍了数据流建模；项目3介绍了结构化建模，包括门级原语和层次建模；项目4介绍了行为建模；项目5介绍了状态机建模；项目6列举了一些实用的数字电路设计实例；项目7设计了一个简易CPU，建议将该项目作为学生的毕业设计项目或者实训项目。

本书可作为高职院校EDA技术和Verilog语言基础课及其相关实验指导课的教材，也可作为Verilog语言的初学者和中级水平的读者的参考书。

本书主要有以下几个特点：所有的Verilog知识点均配有完整的设计实例；书中所有项目集趣味性、实用性、先进性于一体，易于调动学生学习的积极性。